2、垂直堆叠制程技术，容量倍增的秘密

　　除了CTF外，V-NAND背后还有另一个重要的秘技——就是垂直堆叠制程技术。何谓垂直堆叠制程技术？目前ARM处理器就采用了这项技术来解决处理器芯片面积过大的问题。　　  

    在垂直堆叠制程技术中，V-NAND闪存芯片内部就像建高楼一样，由一层层存储单元格（每一个存储单元格其实可以看成一个小型的、没有进行封装的闪存芯片）堆叠起来，最终组成一个大容量的闪存“芯片”。当然，芯片内部的单元格并不是简单地进行堆叠，这里面包含着从高层向低层穿孔以连接电极的蚀刻技术、将存储单元垂直围绕在各层的门极结构技术等一系列独特并有突破性的工艺技术。这里的关键就是如何将各存储单元格串连起来，首先利用激光或蚀刻方式在硅片上钻出小孔，这些蚀刻孔之后将由存储介质堆栈和硅通道填充，最终成为一种垂直 CTF NAND 结构。（三星垂直 CTF NAND 结构采用的是类似于TSV硅穿孔技术）。然而，实现垂直堆叠的过程中也有一些技术上的挑战，例如，传输干扰。此外，通过延长每个垂直 NAND阵列来增加存储密度的方法，不仅增加了传输干扰，还降低了最糟情况下的串电流。的确，密度每增加一倍，最糟情况下的串电流就会减半。由于这些装置的信道是多晶硅，因此，随着密度的增加，最糟情况下的串电流可能会迅速降到不可读取的低值。不过，三星显然已经解决了这些问题。

    根据三星的说明，利用垂直堆叠制程技术，V-NAND闪存芯片内部可以垂直堆栈多达 24 个存储单元层，目前采用该技术的闪存单芯片容量达到了128Gb（16GB）的水准，而目前主流19/20nm工艺的单芯片容量仅为64Gb，如果用传统工艺制造128Gb核心的NAND闪存，那么需要15nm工艺。垂直堆叠方案无疑要比绞尽脑汁将晶体管缩小然后往芯片里面塞更多晶体管要轻松得多。而且使用垂直互连技术取代传统的二维互连技术，可以缩短组件之线路连接距离，进而降低寄生电容和耗电量，大大提升了芯片的提高电气性能。可以说，垂直堆叠制程技术基本上为闪存芯片的容量大跃进排除了障碍。业界预计，采用3D堆叠及CTF或类似技术，在不久的将来，单芯片容量可轻松达到128GB。

　　不过，目前这种堆叠闪存单元的成本优势并不是特别明显，工艺复杂性的加深也可能影响产量，所以会降低成本优势。此外，高纵横比堆积的单元格结构也造成机构制造上的不稳定性。因此，未来V-NAND存储器将首先占领一些高密度闪存细分市场，比如企业级存储领域，再逐渐普及到大众使用的设备——如智能手机上。